在VHDL中，( )不能将信息带出对它定义的当前设计单元。
时间:2019-06-26 10:38来源:未知 作者:admin 点击:
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(单选题)9: 在VHDL中，( )不能将信息带出对它定义的当前设计单元。
A: 信号
B: 常量
C: 数据
D: 变量
(单 选题)9: 在VHDL中，( )不能将 信息带出对它定义的当前 设计单元。 A: 信号
B: 常量
D: 变量
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